10 月 18 日，由深圳市半导体与集成电路产业联盟（SICA）主办、深圳市重大产业投资集团有限公司和深圳市芯盟会展有限公司承办的首届 “湾芯展 SEMiBAY”—— 湾区半导体产业生态博览会在深圳会展中心（福田）圆满落下帷幕。

本届湾芯展高标准举办高层战略研讨闭门会、高峰论坛以及中国集成电路院长论坛、大湾区半导体产业投资战略发展论坛、集成电路材料产业发展峰会、Chiplet 与先进封装论坛、半导体核心零部件创新发展论坛、国际化合物半导体产业发展论坛等 22 场前沿技术论坛，汇聚国内外超 300 名行业领袖、学者大咖分享集成电路产业学术前沿、技术创新、产业进程、投资策略、未来趋势等。

16 日，“Chiplet 与先进封装论坛” 顺利召开，汇聚了多位行业知名专家及企业嘉宾进行深入分享，共同探讨最新的 Chiplet 与先进封装技术、工艺和应用现状，以及未来 3—5 年的产业发展趋势。

芯和半导体科技（上海）股份有限公司创始人、总裁代文亮博士带来《高算力Chiplet 集成芯片的演进趋势与设计挑战》的演讲分享。随着人工智能对算力需求的爆发式增长，高性能计算芯片采用 Chiplet 技术成为后摩尔时代的行业共识，有力突破了半导体晶圆先进制程工艺带来的芯片 PPA 提升瓶颈。当前，Chiplet 集成系统 Die-to-die 互连接口标准 “七国八制”，用户根据应用场景匹配合适接口，基于 Chiplet 技术架构的高算力芯片已在全球范围内规模商用，生态构建逐步完善，但进一步提升算力空间依然存在，持续通过 2.5D/3D 异质异构集成、玻璃基代替硅基等方式迭代升级。

芯和半导体科技（上海）股份有限公司创始人、总裁代文亮博士

代博士表示，Chiplet 系统虽然先进，但 Chiplet 异构集成系统发展仍在早期阶段，在标准、工艺、材料、设计、EDA 等环节面临众多挑战：比如接口标准多，需要选择合适的 Die-to-Die 互连，先进封装的成本高，需要综合考虑架构可行性、成本、可靠性等，选择合适的先进封装工艺，Interposer 中介层材料，在性能、可靠性、成本等方面还需进一步催熟，Chiplet 架构先进带来设计复杂性剧增，对于 EDA 工具提出了要求，需要其具备大容量、高精度和高效率的设计仿真能力等。

巨霖科技（上海）有限公司高级产品工程师吴彦甫带来了《先进封装设计中的仿真挑战及应对》的演讲分享，随着芯片封装技术的不断迭代升级，其复杂性和难度也日益增加，这对仿真技术提出了更高的要求。

巨霖科技（上海）有限公司高级产品工程师吴彦甫

他详细分析了当前芯片封装设计中面临的主要挑战（信号完整性、热管理、翘曲问题），并结合巨霖科技的高精度高速信号完整性仿真案例，展示了其独特的应对策略和技术优势——HobbSim 可在保证精度的情况下大幅缩短模拟时间，加速产品上市；SIDesigner 具有业界 Golden 级别的仿真精度PowerExpert 具有极高的易用度，加速产品研发、迭代过程。

吴彦甫强调，面对日益激烈的竞争环境，行业内的合作共赢至关重要。巨霖科技期待与更多志同道合的合作伙伴携手，共同应对未来芯片封装技术带来的挑战，抓住时代赋予的机遇，共创行业繁荣发展的新篇章。

奎芯科技联合创始人兼副总裁唐睿博士带来了《兼容UCIe 互联标准的 M2LINK 助力突破内存带宽瓶颈》的演讲分享，随着 2024 年大模型技术的飞速发展，人工智能计算对内存带宽和性能的需求达到了前所未有的高度。唐睿博士指出，当前 AI 计算模型的规模已攀升至万亿参数级别，如 Google 的 Gemini Ultra (1.5 万亿参数）、GPT-4 (1.8 万亿参数）和 Claude 3 Opus (2 万亿参数）。这一趋势对算力提出了极高的要求，然而，当前 AI 芯片在内存带宽 / 容量方面却面临着严重的瓶颈，制约了性能的进一步提升。

针对这一挑战，奎芯科技推出了基于UCIe 标准的 M2LINK 解决方案。据介绍，M2LINK 作为奎芯科技的最新技术成果，具有显著的优势：首先，它降低了主芯片的成本，通过节省 HBM PHY IP 的面积，使得 SoC 的设计更加灵活，从而有效降低了制造成本；其次，M2LINK 降低了封装成本，无需整体使用昂贵的 Si Interposer 封装；此外，M2LINK 还有效整体提升了内存容量与带宽，计算 Die 通过 2D 标准封装，连接更多的 HBM 颗粒，从而满足 AI 大模型对内存的需求。

唐睿博士强调，M2LINK 的设计解耦了 HBM 模组与 SoC，提供了更大的工艺选择灵活性，可以依托本土化供应链，实现多样化发展。得益于设计上的灵活性，M2LINK 不仅突破了传统内存带宽的瓶颈，还为未来的大模型 AI 芯片设计提供了更多可能性。

芯原微电子（上海）股份有限公司芯片平台事业部封装工程副总裁陈银龙带来了《芯原Chiplet 技术助力设计自动驾驶和高性能计算解决方案》的演讲分享，芯原在高性能系统级芯片设计、封装、流片等方面拥有丰富的经验，基于此，芯原已经从 Chiplet 芯片架构、接口 IP、封装技术，以及芯片和封装协同设计等方面展开了全面的研发工作，并取得了一些成果。这些成果结合芯原丰富的处理器 IP，可帮助客户打造出符合市场需求、具备竞争优势的基于 Chiplet 的自动驾驶及高性能计算解决方案。

芯原微电子（上海）股份有限公司芯片平台事业部封装工程副总裁陈银龙

陈银龙表示，随着科技的不断发展，自动驾驶和高性能计算正成为推动芯片设计持续进化的重要力量。一方面，它能提高一次成功率，减少设计过程中的错误和返工，从而节省时间和成本。另一方面，缩短迭代周期可以使芯片设计更快地适应市场需求的变化，提高产品的竞争力，芯原将持续完善和丰富基于应用场景的解决方案。

芯耀辉科技有限公司产品市场总监王尚元

芯耀辉科技有限公司产品市场总监王尚元以《D2D 接口 IP：Chiplet 架构的未来驱动力》为题发表演讲。王尚元认为，D2D 接口 IP 是 Chiplet 的主要驱动力，预计到 2026 年 D2D IP 市场有望达到 3.24 亿美金，2021 年 —2026 年五年的复合增长率可达到 50%。D2D 接口协议方面，UCIe 因对链路层、协议层、训练层等不同层级规范完整，目前优势明显。芯耀辉在并口 D2D IP 上推出了符合 UCIe 协议规范的标准封装和先进封装 PHY + 数字控制器解决方案，在串口 D2D 的 IP 上推出了速度高达 112Gbps XSR 的解决方案，并拥有全面的接口 IP 和 foundation IP 产品组合，提供 FinFET 先进工艺一站式完整解决方案。

王尚元表示，Chiplet 能有效提升集成度并保证良率，是后摩尔时代我国芯片弯道超车的重要途径，整个 Chiplet 行业在 2031 年有望达到 US $47B，同时 Chiplet 并非一个独立的技术点，而是一个复杂的综合技术体系，需要整个产业链各方面的共同努力，这项技术的持续推进有赖于整个产业链的协同发展。

深圳市卓兴半导体科技有限公司董事长曾义强带来了《助力先进封装的新一代DieBonding 技术》的演讲分享，他指出深入探讨当前 Die Bond 技术的结构方案，基于运动学、动力学、振动学三大维度聚焦 Die Bond 控制的新方向，并对当下所面临的困境给出新的解决方案 —— 平面转塔与立式转塔，及其在不同场景下的应用。

深圳市卓兴半导体科技有限公司董事长曾义强

曾义强介绍，卓兴新一代Die Bond 设备将集中处理适应大基板、保障精度、适应多物料、提高效率等痛点问题，他强调先进封装比先进制程更有效益。

苏州锐杰微科技集团有限公司董事长方家恩带来了《芯粒技术发展趋势与2.5D 封装技术》的演讲分享，阐述了芯粒 Chiplet 技术发展趋势观点，围绕主流封装技术路线、芯粒互联的封装设计和组装工艺平台的重要节点，分享锐杰微在封装级的应用实践。

方家恩表示，Chiplet 具有性能和工艺制程松耦合特点，为 IC 开辟新的发展路径，可以克服算力墙、存储墙、光罩墙、功耗墙等限制，缩短研发周期、提升良率、降低成本等优势，同时其异质异构、跨尺度封装等特点，集成芯片在尺寸、功能密度等关键指标有提升空间。在这样的背景下，以 ChatGPT 等为代表的应用对算力要求提高，推动了芯粒技术发展。

芯动微电子科技（武汉）有限公司副总裁敖钢带来了《芯粒在AI 芯片和高性能计算芯片设计中的应用挑战》的演讲分享，他阐述了 Chiplet 互联和 UCIe 技术、芯动高端 IP 技术，并强调芯粒与内存子系统结合的优势，超越了传统 IP。

芯动微电子科技（武汉）有限公司副总裁敖钢

敖钢表示，半导体巨头都在大力投入Chiplet，Chiplet 在很多产品上已经体现出其优势和良好前景。从半导体产业角度看，芯粒技术是延续摩尔定律的必然选择，不仅让 CPU/GPU 等芯片厂商在提高良率、降低成本、缩短开发周期和难度、突破 die size 上限等方面取得提升，而且让芯片系统集成商体验到不同芯片自由组合带来的开放繁荣，让芯片制造商 foundry 通过不同工艺组合，获得更多高端工艺的客户与 die 集成业务。虽然前景光明，但芯粒互联需面对带宽需求大，延时小，功耗小、跨工艺、跨封装互联、小线宽，小间距，极高的互联密度、无统一接口标准、测试和 debug 困难等难点与挑战。

敖钢介绍，芯动UCIe Chiplet IP 提供前沿高性能计算 IP “三件套” 解决方案（Memory Interface IP、UCIe and Hipi Chiplet、Multi - rate SerDes IP）满足澎湃算力需求，他强调芯动 Chiplet 方案完全兼容 UCIe 标准，在 physical layer，adapter layer，protocol layer 均能满足 UCIe 协议。

以上国内外先进封装设备及材料厂商的专家分享的最新工艺和材料技术难题及解决方案，高性能处理器芯片设计和制造厂商的专家分享Chiplet 设计与互联方面的经验和知识，吸引参会人员学习观摩，共商共建集成电路产业 “芯” 动未来。